Guia de disseny i encaminament de PCB 40G

1. Impedància característica

Línia microstrip impresa (capa superficial): Z=65Ω ± 10%;

Línia de tira impresa (capa interior): Z=50Ω ± 10%; rellotge diferencial impedància única-a terra: 50Ω, impedància diferencial: 100Ω.

2. Recomanacions d'amplada de traça: amplada de traça de senyal=6 mils, amplada de traça=4.5 mils per a rastres difícils de-{-enrutar, amplada de traça de potència/terra=15 mil o 30 mils segons la situació.

3. Recomanacions d'apilament: consulteu l'apilament del disseny de referència CS1999. Gruix del tauler: 2,4 ± 0,2 mm. El nombre recomanat de capes no ha de superar les 16-18.

4. Vis de pin del xip BGA: per als pins que no s'utilitzin, conservi els conductes de sortida- tant com sigui possible, excepte els que afecten l'encaminament.

1. Els tipus de fonts d'alimentació inclouen principalment els següents:

• P48V/N48V, 5V (40A), 2V5 (22A), 1V2 (60A), 1V8 (10A), 3V3

(10A) i 5V2N (3A), VDDQ, VTT i VREF; són fonts d'alimentació digitals.

• 3V3A, VCCTX_1/2, 1V2A_1/2: són fonts d'alimentació analògiques sortides per mòduls d'alimentació lineals.

2. Per a 5V (40A), 2V5 (22A), 1V2 (60A), 1V8 (10A) i 3V3 (10A), tingueu en compte la capacitat actual de les vies quan connecteu els pins de sortida del mòdul de potència a la capa divisora ​​de potència en funció del nivell actual.

Es recomana afegir els plans d'ompliment corresponents a diverses capes de senyal al voltant dels pins corresponents i, a continuació, utilitzar diverses vies per connectar les capes per dirigir el corrent a la capa de potència corresponent.

3. Els mòduls CS1999, FPGA i òptics tenen múltiples fonts d'alimentació analògiques. Aquests es proporcionen generalment mitjançant fonts d'alimentació lineals o mitjançant filtratge LC. Totes les fonts d'alimentació analògiques requereixen divisió de potència. Es recomana la divisió de potència analògica: dividir-se a la capa de senyal, amb les capes adjacents superior i inferior necessària per ser la terra del senyal.

Les fonts d'alimentació següents requereixen divisió:

1) Fonts d'alimentació analògiques CS1999:

STX0_VDD, STX1_VDD, SRX0_VDD, SRX1_VDD, HTX0_VDD, HTX1_VDD, HRX0_VDD,

HRX1_VDD, SFI5_VDD_DVR, HTX_VDD_DVR.

2) FPGA:

VCC_PLL_OUT1/2/3, VCCA_3V3_1, 2, VCCTX_1/2, 1V2A_1/2, VCCP_1/2.

3) Els mòduls òptics: 5V, 3V3, 1V8, 5V2N i altres fonts d'alimentació analògiques es proporcionen mitjançant filtratge LC. 4) ​​Altres: totes les fonts d'alimentació després de l'inductor L.

4. Totes les vies actuals per a l'inductor 1008PS han de complir amb el requisit de 3A, i totes les altres amb 1A.

5. Plans de terra

Això inclou terra del senyal i terra del xassís.

S'ha de col·locar un pla de terra del xassís al voltant de cada capa de senyal i connectar-lo a la presa corresponent.

6. Durant l'encaminament, els plans TAB per a tots els xips de conversió d'energia LDO (LT1963AEQ, LT1764EQ, LP3883ES) s'han de definir i connectar als plans corresponents. L'àrea de coure de dissipació de calor s'ha d'augmentar adequadament i també s'ha d'afegir un pla de coure simètric a la part posterior (l'àrea pot ser tan gran com sigui possible si el disseny ho permet). Connecteu aquests plans als plans de terra o de potència corresponents a través de múltiples vies per facilitar la dissipació de calor. Les definicions del pla TAB per a cada xip són les següents:

LT1963A/LT1764/LP3883: TAB=GND (terra).

7. Per a la separació d'alimentació i terra del CS1999, consulteu els fitxers de disseny reals del tauler d'avaluació.

1. Dissenyar i implementar segons l'esquema lògic. Els condensadors de desacoblament s'han d'espaiar uniformement per a cada dispositiu. Els condensadors de -petit valor s'han de col·locar el més a prop possible dels pins d'alimentació i els condensadors de-polaritat grans s'han de col·locar al voltant del xip.

2. Cadascun dels dos FPGA té cinc pins, K7/T7/Y4/AD7/AK7. Connecteu una resistència externa de 2,00 kΩ a terra. Mantingueu aquests rastres allunyats d'altres fonts d'interferència. Utilitzeu un anell de terra per aïllar aquestes traces d'altres línies.

3. Requisits generals de connexió del condensador de desacoblament: l'encaminament del coixinet del condensador és el que es mostra a continuació:

1. Requisits generals per a senyals diferencials:

• Les longituds dels parells diferencials han de coincidir estrictament, amb un error màxim de<10 mil. All signal lines, except those with length requirements, should be as short as possible.
• Differential pairs should be kept as close together as possible (but to ensure impedance, a 6 mil line width and 6/9 mil spacing is recommended). Spacing between them should be >15 mil, and spacing between them should be >30 mil.
• Els parells diferencials s'han d'encaminar a la mateixa capa per minimitzar les vies i els canvis de capa (excepte quan es connecten resistències coincidents, només els terminals d'origen i de destinació poden canviar de capes mitjançant vias).
• Quan es divideixen els plans de potència, els senyals diferencials adjacents del mateix pla de potència no poden creuar les particions.
• Per a les terminacions amb resistències coincidents, els mètodes de connexió de resistències coincidents es mostren a la figura següent. Seleccioneu un dels mètodes següents per a la connexió.

Les longituds de traça també han de seguir el diagrama.

Per a línies diferencials amb condensadors en sèrie, els condensadors del parell diferencial s'han de col·locar al mateix costat (generalment a prop dels terminals) i tenir longituds de traça coincidents. Quan s'utilitza l'acoblament de CA per a rellotges PECL, la resistència externa a la font està connectada tal com es mostra a la figura següent.

2. Senyals de rellotge

• Rellotges diferencials

Inclou els següents senyals:

El rellotge 622M té tres parells: MSA_RXREFCLK_P/N, MSA_TXREFCLK_P/N i CS1999_REFCLK_P/N.

El rellotge 156M té vuit parells: IF_REFCLK1/2_P/N, XAUI_REFCLK1/2_P/N,

FPGA1/2_CORECLK_P/N i CS1999_IL_REFCLK1/2_P/N.

Per als requisits d'encaminament i concordança d'aquests senyals, vegeu més amunt. Mantingueu les traces del rellotge diferencial tan lluny com sigui possible d'altres línies de senyal, especialment traces paral·leles. Cada parell diferencial no ha de tenir la mateixa longitud que altres parells diferencials, però la longitud màxima no ha de superar els 15 cm. Senyals de rellotge LVTTL d'un sol-extrem

Inclou els senyals següents: SRAM_CLK, TCAM_CLK

Aquests senyals s'han d'encaminar el més curt possible, normalment menys de 3 cm i no més de 5 cm. La resistència de la sèrie de 25 ohms ha d'estar el més a prop possible del pin del xip d'origen (FPGA).

3. Senyals d'interfície SFI5

Aquest senyal s'utilitza per a la transmissió de dades d'alta -velocitat (3.125G) entre el mòdul òptic i el CS1999, inclosos els senyals de recepció i transmissió.

Els senyals es mostren a la taula següent.

1) Utilitzeu la capa de senyal inferior adequada per minimitzar les longituds de traça de talons; utilitzeu arcs o corbes de 45 graus quan feu el recorregut.

2) Regles de via: traieu tots els coixinets de les capes internes de totes les vies (conserveu només els coixinets a la capa de connexió).

3) Consulteu els fitxers de disseny de disseny de referència CS1999 per obtenir un encaminament detallat i mitjançant recomanacions de paràmetres.

4) Eviteu l'encaminament per rebre i transmetre parells diferencials a la mateixa capa.

4. Senyals d'interfície d'Interlaken: aquests senyals s'utilitzen per a la transmissió de dades d'alta-velocitat (3.125G) entre el CS1999 i l'FPGA. Igual que SFI5, inclouen dos grups: rebre i transmetre. Els senyals es mostren a la taula següent.

Per obtenir informació sobre l'encaminament, consulteu els requisits d'encaminament del senyal SFI5.

5. Senyals XAUI

S'utilitza per a la transmissió de senyal d'alta-velocitat entre l'FPGA i el sòcol ZD de la placa posterior.

1) La longitud de la traça connectada a la presa ZD hauria de ser<5" (including the total length of the traces at both ends of the series capacitor). The actual trace length should be as short as possible to minimize backplane trace length control. There are eight groups of signals:

LINE0_XAUI_RXDAT_P/N_<3.0>és un senyal diferencial de 4 parells 3.125G;

LINE1_XAUI_RXDAT_P/N_<3.0>és un senyal diferencial de 4 parells 3.125G;

LINE0_XAUI_TXDAT_P/N_<3.0>és un senyal diferencial de 4 parells 3.125G;

LINE1_XAUI_TXDAT_P/N_<3.0>és un senyal diferencial de 4 parells 3.125G;

LI NE2_XAUI_RXDAT_P/N_<3..0>és un senyal diferencial de 4 parells 3.125G.

LINE3_XAUI_RXDAT_P/N_<3..0>és un senyal diferencial de 4 parells 3.125G.

LINE2_XAUI_TXDAT_P/N_<3..0>és un senyal diferencial de 4 parells 3.125G.

LINE3_XAUI_TXDAT_P/N_<3..0>és un senyal diferencial de 4 parells 3.125G.

2) Cada parell de línies diferencials ha de tenir una tolerància de longitud inferior a 10 mil. No s'exigeix ​​estrictament que cada parell de quatre sigui de la mateixa longitud, però la tolerància s'ha de minimitzar i la longitud es manté el més curta possible.

3) Per a l'encaminament, consulteu els requisits d'encaminament del senyal SFI5.

6. 700M senyals LVDS

S'utilitza per a la transmissió de senyals d'alta-velocitat entre dues FPGA. Inclou els quatre grups següents:

Els parells diferencials de recepció i transmissió no s'han d'encaminar a la mateixa capa. Altres línies diferencials haurien de seguir els requisits generals.

7. Senyals HSTL

Els senyals que connecten U1 (NL3300) i IC2 són senyals HSTL-1 que funcionen a aproximadament 200 MHz. Encamineu-los segons els requisits generals d'encaminament HSTL.

1) Les resistències de terminació de 50 Ω per als senyals bidireccionals TCAM_DBUS[0:71] i els senyals unidireccionals CAM_CLK i TCAM_IBUS s'han de col·locar el més a prop possible d'U1 i les seves línies de tall han de ser tan curtes com sigui possible. Com es mostra a la figura següent, es recomana seguir l'encaminament (a). Si l'encaminament és difícil, seguiu l'encaminament (b), mantenint la longitud de la branca de la resistència de terminació i la distància entre el punt de replicació i el pin U1 tan curta com sigui possible.

2) Els següents grups de senyal han de tenir la mateixa longitud, amb un error de<100 mil:

TCAM_CLK, TCAM_CLKO, TCAM_IBUS[7:0], TCAM_DBUS[71:0], TCAM_HITACK,

TCAM_VALID, TCAM_RDACK

3) Els condensadors de filtre VTT CP1 a CP10 s'han de distribuir uniformement al voltant de les resistències de terminació.

8. 100M senyals Ethernet

1) Els següents són parells de senyals diferencials, amb els mateixos requisits d'encaminament que els senyals diferencials generals.

100M_RD+/-, 100M_TD+/-, BACK_100M_TD+/-, BACK_100M_RD+/-, 100M_TX+/-,

100M_RX+/-, RJ_100M_TD+/-, RJ_100M_RD+/-.

2) Els senyals següents no són senyals diferencials, però cada grup ha de tenir la mateixa longitud:

MII_TX_CLK, MII_TXD<3.0>, i MII_TXEN s'agrupen, amb un error de<1cm.

MII_RX_CLK, MII_RXD<3.0>, MII_RXEN, MII_RXER, MII_RX_CRS i MII_RX_COL s'agrupen, amb un error de<1cm.

9. Encaminament del senyal d'escaneig lateral

a) TMS signal routing direction: Side Scan 2x5 socket -> FPGA1 (IC3) ->FPGA2 (IC4)

b) La direcció d'encaminament del senyal TCK és la mateixa que TMS.

10. Senyals de bus de control:

Inclou LOCAL_AD[31:0], LOCAL_ACK, LOCAL_RW, LOCAL_RDY, LOCAL_STB i LOCAL_ALE.

Connecteu cada grup d'autobusos de manera-en cadena.

11. Altres senyals de bus de dades:

Per a tots els altres senyals de bus agrupats no esmentats anteriorment, assegureu-vos que cada grup de bus no difereix significativament (mantingueu el mateix ordre de magnitud) i tingui la longitud més curta possible.

Els indicadors que s'han de mostrar al tauler inclouen tres indicadors d'alimentació i d'estat del sistema i tres indicadors d'estat de la interfície 40G.

Les posicions relatives dels indicadors al panell es mostren a la figura següent.

La relació corresponent entre els llums indicadors del panell i els LED del diagrama lògic és la següent:

Si us plau, col·loqueu els llums indicadors segons les posicions relatives anteriors i les relacions corresponents.